その４．セラミック素子　ラダー・フィルター

＜その４．セラミック素子　ラダー・フィルター＞

記 2011年05月08日～ ja3npl

  前回まで、ＬＣによるフィルターに、考えが集中していて、問題解決ができませんでした。
  連想思い付きで、7.37MHzのセラミック発振素子の特性を調べたところ、直列共振周波数が、7.05MHz付近にあることを、見付けました。
  直ちに、ラダー・フィルターの実験に入りました。

セラミック発振素子の特性調査

  セラミック発振素子は、単体素子/2本足/SMD（表面実装）のものを探したのですが、見付かりませんでした。
  「Resonator 7.37MHz、コンデンサー内蔵タイプの3本足、muRata製、空色」のものを、通販RSオンラインにて、購入しました。

  測定を繰返して、内部定数を推定しました。等価回路の図で表すと、左の様になります。

　特徴は、並列共振を構成するＣが18pFと小さい事です。単体素子（2本足）の場合は、このＣが65pF程度あります。
　このため、この3本足のコンデンサー内蔵タイプでは、より高いインピーダンス、通過損失の少ないB.P.F.を作れる事になります。

（注）各定数は、実測の周波数特性と、回路シミュレーターで得る周波数特性とを比較しながら、カットアンドトライで求めました。

  左は、入出力51Ωにて実測の周波数特性です。
  直列共振周波数　Fs = 7,046KHz
  並列共振周波数　Fp = 7,603KHz
  直並差分　⊿ｆ= 556KHz
  損失　-0.6db （Fs = 7,046KHzにて、Q=80.7、51x2 + 7 = 109 Ω）
  50個を測定しました。直列共振周波数は7,030～7,063KHzの間で分散していました。
ラダー・フィルターの構成

  7.0～7.2MHzのBPFとして構成するため、BW=200KHzとなります。⊿ｆ= 556KHzの1/3となるので、経験から、高インピーダンス、低損失となります。6段構成にすることとしました。
  回路は、シミュレーションを繰り返した結果、次図のようになりました。

  回路シミュレーターを使って、得た周波数特性です。

  7.25MHzで、-35db程度あり、充分な減衰です。バンド内リップルは4.5db程度（Sにして、1～2程度）有りそうです。
  BWは、227KHzで、これ以上の幅広にするのは難しい事になっています。（対地容量の少ないのがネック）
  通過ロスは、400Ω系-1.5db程度、入出力マッチング・トランスの損失を加えて、51Ω系-4db程度になると言う予測です。

  このように、帯域巾は期待通りになりそうですが、もう一つの心配は、通過信号の歪でした。（この種の、狭帯域フィルターでは、IM3が、-50～-60dbcと言うのが普通です。）
  実測結果は後述しますが、BWが200KHzと広いため、歪は少なく良い特性でした。無用な心配でした。
試作・Ver1.0

  バラックで、組上げた状況です。

  部品の調達は次の様にしました。
  　・Resonator 村田製作所 7.37MHz CSTLS7M37G53
  　・チップインダクタ TDK 3.3uH　NL453232T-3R3J-PF
  　・コア RS品番;467-3573、PartNumber;2843002402
  以上　RS通販（アールエスコンポーネンツKK）、2011-03-08時点。

  実測の結果、シミュレーション通りの特性が得られました。
  通過ロスは -3.6db、帯域内リップルは 3.5db です。
  7,250KHzの減衰は、-40db程度もあります。
（参考）T.G.の出力レベル＝フィルターへの入力レベル＝-7.6dbm

  帯域の端の7,195KHzで、歪特性を測定しました。5KHzほど離れた2信号のIM3は、-72dbcでした。(フィルターへの入力レベルは、-10dbmx2)
  さらに、
　　・帯域の中央の7,100KHz にて、-76.1dbc
　　・帯域の下端の7,005KHz にて、-74.5dbc
と、同等の値でした。

  このIC-756PROのIM3は、-42dbc(S9+23db;-52dbm @-10dbmx2)でしたから、このセラミック素子フィルターを挿入しても、受信時の歪特性を阻害しない事になります。

  0～30MHzの広帯域の特性です。
  3.3uHのＬを追加したための副共振があり、18MHz付近に現れています。
  IC-756PROに内蔵の「B.P.F.；6～8MHz」が機能するので、結果、影響無しです。
リップルの改善・Ver2.0

  回路定数を調整すると、帯域内リップルを減らすことが出来ます。
  フィルターの入口のシャントCを小さく、奥のシャントCを大き目にすると、右肩部（帯域上端）の特性カーブが、
  奥のインダクターLを小さくすれば、左肩部が改善されます。回路シミュレータで、カットアンドトライして確かめる方法で、値が求められます。
  次回路図中の、*1,*2,*3,*4,*5のC、*a,*bのL を変更しています。

  シミュレーション通りの特性が得られました。
  通過ロスは -3.9db、帯域内リップルは 1db です。

  組上げた状況です。
  基板寸法は、75x50mmです。
周波数シフト・Ver2.1

  バンド上限の7.2MHzに近接して、7,205KHzに商用局が出ている時が有ります。
  7.0～7.2MHzのB.P.F.では除去し切れません。
  7.0～7.18MHzのB.P.F.を用意することにしました。

  シミュレーション通りです。
  通過ロスは -3.4db、帯域内リップルは 1.2db です。

  7,205KHzの信号に対して、-25db程度の減衰をさせることが出来ます。
周波数シフト・Ver2.2

  まれに、WWコンテストの時などに、7.2MHz以上を受信したい場合があります。
  従って、帯域の上端周波数を～7.26MHzまでシフトしたフィルターを作っておく事にしました。
  強い信号の商用局（複数局）が、7.26MHzより下にある場合は、ダメですが、上にある場合は、少しでも有効と思われます。

  通過ロスは -3.3db、帯域内リップルは 1.5db です。

  基板の状況、カバーを付けた完成状況と、基板のPCBEファイルです。